华为发布“韬定律”，这些技术方向值得关注

📌 一句话摘要

华为在 2026 年国际电路与系统研讨会上正式发布半导体「韬（τ）定律」，提出以时间常数 τ 作为统一优化目标，并披露了逻辑折叠、3D 堆叠、光互联等未来十年芯片技术路线图。

📝 详细摘要

本文报道了华为在 2026 年国际电路与系统研讨会上由何庭波正式发布的半导体「韬（τ）定律」。该定律是自登纳德缩放定律以来，首个在整个计算栈建立统一优化目标的缩放原理，将「时间」而非晶体管面积作为技术进步的核心衡量指标。论文展示了两个量产验证案例：移动 SoC 通过逻辑折叠技术实现晶体管密度 55% 提升和 41% 能效增益；AI 系统通过协同设计技术栈预计到 2035 年实现超过 100 倍的硬件集成度增长。文章还详细解读了三大技术方向：混合键合与 TSV 支撑的逻辑折叠演进、3D 堆叠从昇腾 990 开始引入 AI 加速器领域、以及面向 Tb/s 级带宽的 Hi-ONE 近封装光引擎。何庭波在论文中强调，未来资金应重视 τ 而非仅仅追随制程工艺节点，封装技术、内存带宽和互联架构设计与先进制程同样重要。

💡 主要观点

- 华为发布「韬（τ）定律」，以时间常数 τ 作为计算栈统一优化目标。 该定律不再以晶体管面积为核心，而是将时间作为技术进步的核心衡量指标，覆盖从单个开关晶体管到数据中心工作负载的整个计算体系，是自登纳德缩放定律以来的首个此类缩放原理。

逻辑折叠技术实现晶体管密度和能效的阶跃式提升。 在相同器件节点下，逻辑折叠技术实现了晶体管密度 55% 的提升和 41% 的能效增益，未来十年将从局部关键路径折叠演进为全面、多层级的折叠架构，依赖低温混合键合和 TSV 落点下移两大技术支撑。

3D 堆叠将成为 2035 年前 AI 加速器的主要扩展方式。 昇腾 990 将在 2030 年左右首次引入逻辑折叠技术，此后 3D 堆叠成为 α（性能扩展系数）的主要承载方式，预计到 2035 年硬件集成度提升超过 100 倍。

近封装光引擎 Hi-ONE 解决 Tb/s 级带宽互连瓶颈。 当单芯片带宽提升至数 Tb/s 级别时，铜互连难以为继。Hi-ONE 光引擎可为每个模块提供 8 Tb/s 带宽，将 SerDes 传输距离从约 100 厘米缩短至约 5 厘米，使吉瓦级数据中心的高密度互连成为可能。

未来半导体竞争应重视 τ 而非仅追随制程工艺节点。 何庭波强调，竞争优势不再单纯依赖最先进光刻工艺，封装技术、内存带宽和互联架构设计如今与先进制程同样重要，资金投入方向需要调整。

💬 文章金句

- 预计到 2031 年，基于该定律的高端芯片晶体管密度将达到 1.4 纳米制程的同等水平。

• 「韬（τ）定律」是自登纳德缩放定律以来，首个在整个计算栈建立统一优化目标的缩放原理。
• 未来资金应当重视τ，而不是仅仅追随制程工艺节点——竞争优势不再单纯依赖最先进光刻工艺，从战略地位来说，封装技术、内存带宽和互联架构设计如今也和先进制程节点同样重要。

📊 文章信息

AI 初评：82

来源：财联社

作者：财联社

分类：商业科技

语言：中文

阅读时间：7 分钟

字数：1649

标签： 华为, 韬定律, 半导体, 芯片技术, 3D堆叠

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