铠侠下一代闪存，为何是 332 层？

📌 一句话摘要

铠侠详解第十代 BiCS FLASH 为何选择 332 层而非盲目堆叠，通过平面缩减与 CBA 技术实现成本、性能与可靠性的平衡优化。

📝 详细摘要

本文基于铠侠在 2026 年投资者日上的官方披露，详细介绍了第十代 BiCS FLASH 的技术决策与性能目标。核心论点是：在竞争对手追求 400+ 层堆叠的背景下，铠侠选择 332 层，原因是过度堆叠会导致资本投入增加、工艺步骤增多、功耗上升以及可靠性下降。通过结合平面缩减技术（如 OPS）和 CBA（CMOS 直接键合阵列）架构，332 层产品相比 400+ 层方案可实现约 10% 的 GB 成本降低、10% 的性能提升和 35% 的存储单元可靠性提升。文章还梳理了铠侠的双轨战略——高容量/高密度路线（面向企业/数据中心 SSD）与高性能路线（面向 AI PC/移动设备），并介绍了第八代到第十代产品的性能演进数据，以及 HCF 等未来技术方向。

💡 主要观点

- 铠侠第十代 BiCS FLASH 选择 332 层而非更高层数，是基于成本、功耗与可靠性的综合权衡。 过度堆叠导致资本投入和工艺步骤增加，晶圆成本上升；同时激活层数增多使功耗增加，单元层减薄降低载流能力，影响可靠性。332 层是优化后的选择。

332 层产品相比 400+ 层方案，在成本、性能和可靠性上均有显著优势。 官方对比显示，332 层产品 GB 成本降低约 10%，性能提升约 10%，存储单元可靠性提升约 35%。

CBA 技术是铠侠的核心差异化优势，领先行业约四年。 通过分别处理和键合 CMOS 与存储单元晶圆，CBA 技术优化了热处理工艺，实现了业界领先的接口性能（第八代 3.6Gbps，第九/十代 4.8Gbps），并允许在最佳温度下分别处理两类晶圆。

铠侠采用双轨产品战略，分别面向高容量和高性能市场。 高容量路线（第十代及后续）通过堆叠与平面缩减实现高比特密度，面向企业/数据中心 SSD；高性能路线（第九代及后续）结合现有单元技术与最新 CMOS，面向 AI PC 和移动设备。

💬 文章金句

- 在第十代芯片中，我们不仅像第八代芯片一样通过高堆叠层数降低了成本，而且还均衡地融入了平面缩减技术，从而在层数少于行业平均水平的情况下实现了优化的 GB 成本。

• 通过选择优化的 332 层，我们能够提高电源效率并确保存储单元的可靠性。
• 在第十代产品中，我们不再仅仅追求层数，而是从多个角度优化 GB 成本、存储单元可靠性和能效。

📊 文章信息

AI 初评：82

来源：半导体行业观察

作者：半导体行业观察

分类：软件编程

语言：中文

阅读时间：18 分钟

字数：4474

标签： 闪存技术, 3D NAND, 铠侠, 芯片设计, 存储技术

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